Mentor Graphics與TSMC攜手推出滿足 10 nm製程要求的IC設計和簽核基礎架構

俄勒岡州威爾遜維爾2014年9月27日電 /美通社/ -- Mentor Graphics公司（NASDAQ：MENT）今天宣佈已經與TSMC開展 10 nm設計實現方面的合作。物理設計、分析、驗證和優化工具都得到了改進，來滿足客戶早期的測試晶片和 IP設計啟動的10 nm FinFET 的製程要求。基礎架構包括 Olympus-SoC™ 數位設計系統、Analog FastSPICE (AFS™) 平臺（含 AFS Mega）以及 Calibre® 簽核解決方案。

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「TSMC和 Mentor正在進行廣泛的工程工作，使雙方客戶都能充分利用先進的製程技術，」TSMC設計基礎架構行銷部資深處長Suk Lee說，「每個新製程都需要大量創新才能應對新的物理挑戰、提高客戶設計實現的準確度，同時提升性能並降低設計流程時間。」

Calibre提供佈局模式的全著色(full-coloring)功能，可幫助設計者透過獨立於現有的設計整合環境之外的方式進行著色指定，以符合 10nm規則要求。針對客製化佈局， Calibre RealTime 產品已進行改進，使用晶圓代工廠認證的Calibre signoff decks，和所有市場上領先的佈局軟體連結實現互動的著色檢查。

Mentor 和 TSMC 還針對 10nm FinFET 設計改進了Calibre填充解決方案。Calibre YieldEnhancer的 SmartFill ECO功能支援「隨時填充」流程，以確保IP 和其他設計模組能夠隨著設計進展準確地呈現。在部分設計被修改時，SmartFill ECO功能會重新填充僅受影響的部分，從而较大限度地降低設計流程時間。同樣，Calibre LVS也得到改進，能夠在諸如TSMC 10nm這樣的先進製程節點上維持設計層級(design hierarchy)，以實現高效的佈線後模擬(Post-Layout Simulation)。

兩家公司也攜手合作 使Mentor® Olympus-SoC佈局及繞線(place and route)系統，完全符合 TSMC 10nm FinFET的規範。而為了符合10nm FinFET設計，資料庫建立、元件擺放、時鐘樹合成(clock tree synthesis)、電阻電容抽取、時序较佳化和繞線引擎(optimization and routing engines)都進行了顯著的進化升級。

為確保10nm FinFET 元件精確的電路模擬結果，Mentor與TSMC合作在Analog FastSPICE平臺（包含 Analog FastSPICE Mega）上驗證了 BSIM-CMG和TMI模型對高速元件和電路模擬的適用性。Calibre xACT™ 電阻電容抽取產品和 Calibre nmLVS™ 產品也支援全新的 10nm FinFET 模型。

9 月 30 日在美國聖荷西會議中心 (San Jose Convention Center) 舉行的 TSMC 開放創新平臺生態系統論壇 (Open Innovation Platform Ecosystem Forum) 將介紹 Mentor 與 TSMC 的設計實現合作帶來的客戶成功案例。有關詳細資訊，請訪問 TSMC 網站 www.tsmc.com。

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關於Mentor Graphics

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• 上市公司（納斯達克代碼：MENT)
• 成立於1981年，總部位於俄勒岡州威爾遜維爾市
• 全球設有70多個分公司或辦事處
• 公司網址 - www.mentor.com / www.mentorg.com.tw

（Mentor Graphics、Mentor 和 Calibre 是 Mentor Graphics公司的註冊商標， Olympus-SoC、Analog FastSPICE 和 AFS 是 Mentor Graphics公司的商標。所有其他公司或產品名稱是其各自所有者的註冊商標或商標。）

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