Mellanox Technologies 選用 Mentor Graphics Tessent 階層化 ATPG 解決方案進行千兆門設計

2015-05-19 06:00

俄勒岡州威爾遜維爾2015年5月19日電 /美通社/ -- Mentor Graphics 公司（納斯達克代碼：MENT）今天宣佈，Mellanox Technologies 已將全新的 Mentor® Tessent^® 階層化 ATPG 解決方案標準化，以管理複雜度及削減其先進的積體電路 (IC) 設計生成測試向量所需的成本。高品質的 IC 測試需要大量的製造測試向量，Mellanox 運用 Tessent 階層化 ATPG，顯著減少了生成這些測試向量所需的處理時間和系統記憶體。

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「每一個新設計週期生成測試向量所需的時間迅速增長，這也就增加了我們相關的測試成本，」Mellanox Technologies 後端工程副總裁 Evelyn Landman 說道。「選用 Mentor Graphics的 Tessent 階層化 ATPG 流程可使我們大大減少當前設計的執行時間。由於此解決方案的可擴展性較高，我們計畫在未來的設計中繼續使用該方案。」

Tessent 階層化 ATPG 流程採用分治法，即將整個 ATPG 任務分解為更小的模組，更加便於管理。每一個設計內核首先會單獨生成壓縮測試向量，然後再自動重定向到晶片級併合並，從而盡可能縮短測試時間。此時，將會生成用於頂層互連邏輯的壓縮測試向量。此技術可使需要大量運算的DFT 步驟免于成為流片過程中的瓶頸，並且加強測試流程的可預測性。

相比在所有模組和頂層互連邏輯在晶片級運行 ATPG，階層化 ATPG 方案可顯著減少執行時間和記憶體佔用。一般而言，執行時間可縮減 5-10 倍，而記憶體佔用節省比例甚至更高。由於所有內核使用掃描通道方式的效率得到提升，階層化 ATPG 通常可使測試向量數量減少 2 倍，測試時間也相應得以減少。

「我們很多客戶都在使用階層化設計法管理設計規模和複雜度。大多數客戶都已清楚他們的測試生成流程必須與此階層化方案相契合，」負責 Mentor Graphics的 Tessent DFT 和 ATPG 產品的產品行銷總監 Stephen Pateras 說道。「我們全新的階層化 ATPG 解決方案不僅可擴展 100M 以上的門級設計，而且可使 DFT 和 ATPG 能更容易地分配於不同的設計小組並在設計週期中更早運行，從而加速進度。」

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